デジタル設計
RTL及び論理合成後のverilogネットリストをデザインインターフェースとし、最先端プロセス（28nm）のバックエンド(BED)設計を承っております。デジアナ混載SoCや高速マクロ（DDR等）搭載品、低消費電力LSIの設計開発といった豊富な開発経験から、お客様の様々なご要求にお応えします。
- インターフェース：RTL or 論理合成後のVerilogネットリスト
- 対応プロセス：～28nm
- 規模：～100M Gatesクラス
- サービス：論理合成、DFT、P&R、2nd SignOff、物理検証
※デジタル設計については、お客様先でのオンサイト対応、或いは協業しているデザインハウス(国内外)によるハンドリング対応となります。詳細についてはお問い合わせください。
デジタル設計(RTLtoGDS2)設計フロー
開発製品仕様例
- 大規模LSI（100Mgatesクラス）製品
- 動作周波数400MHz以上の製品
- 28nmクラスの先端プロセス製品
- 高速インターフェースマクロ（DDR-PHY、LVDS、USB）搭載製品
- 多電源構造（MSMV：Multiple Supply Multiple Voltage）製品
- 電源スイッチ（電源分離、電源・GND分離）挿入設計
特殊フロー設計例
- 階層(回路機能/電源分離単位)フロー設計
- CPF(Common Power Format)適用多電源フロー設計
- 多モード条件
- コーナー設定毎に最適化（MMMC：Multi-Mode/Multi-Corner）フロー設計
デジタル設計使用ツール
| カテゴリ | Tool | Vendor |
|---|---|---|
| 論理合成 | Design Compiler | Synopsys |
| RTL Compiler | Cadence | |
| 形式検証 | Formality | Synopsys |
| Conformal-LEC | Cadence | |
| STA | PrimTime | Synopsys |
| TimeCraft | Incentia | |
| ETS(Encounter Timing System) | Cadence | |
| FloorPlan P&R | SoC-Encounter | Cadence |
| IC Compiler | Synopsys | |
| NanoRoute | Cadence | |
| 2nd SignOff | Encounter QRC | Cadence |
| Star-RCXT | Synopsys | |
| ETS(Encounter Timing System) | Cadence | |
| PrimTime(PrimTime-PX) | Synopsys | |
| TimeCraft | Incentia | |
| EPS(Encounter Power System) | Cadence | |
| EDI(Encounter Digital Implementation System) | Cadence | |
| 物理検証 | Calibre DRC/LVS | Mentor |
