RTL及び論理合成後のverilogネットリストをデザインインターフェースとし、最先端プロセス（28nm）のバックエンド(BED)設計を承っております。デジアナ混載SoCや高速マクロ（DDR等）搭載品、低消費電力LSIの設計開発といった豊富な開発経験から、お客様の様々なご要求にお応えします。

ターンキーソリューションとして ロジックＩＣ / システムＬＳＩ 分野への取り組みを始めました。
得意とするデジタルレイアウト技術と併せ魅力あるＡＳＩＣを実現します。
詳細は近日掲載いたします。
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• インターフェース：RTL or 論理合成後のVerilogネットリスト
• 対応プロセス：～28nm
• 規模：～100M Gatesクラス
• サービス：論理合成、DFT、P&R、2nd SignOff、物理検証

※デジタル設計については、お客様先でのオンサイト対応、或いは協業しているデザインハウス(国内外)によるハンドリング対応となります。詳細についてはお問い合わせください。

デジタル設計(RTLtoGDS2)設計フロー

開発製品仕様例

• 大規模LSI（100Mgatesクラス）製品
• 動作周波数400MHz以上の製品
• 28nmクラスの先端プロセス製品
• 高速インターフェースマクロ（DDR-PHY、LVDS、USB）搭載製品
• 多電源構造（MSMV：Multiple Supply Multiple Voltage）製品
• 電源スイッチ（電源分離、電源・GND分離）挿入設計

特殊フロー設計例

• 階層(回路機能/電源分離単位)フロー設計
• CPF(Common Power Format)適用多電源フロー設計
• 多モード条件
• コーナー設定毎に最適化（MMMC：Multi-Mode/Multi-Corner）フロー設計

デジタル設計使用ツール