大学向けサポート

大学や研究機関様向けにIC、LSIの設計サポートサービスをご提供しております。アナログIC、ミックスド・シグナルICから最先端プロセス(~28nm)のSoCやASICまで対応させていただいております。
先端プロセスでは、密度対策等、T/Oのためにケアしなければならない項目が多く、研究をご担当される学生さんの負担が大きくなっています。当社がサポートすることにより、研究のコアとなる部分に集中することが可能となります。

サービス概要

専用PDK(Process・Design・Kit)開発サービス

Cadence Virtuoso、Mentor Calibreなどの環境開発(特殊デバイスの基準化を実現)

設計環境セットアップサービス

学生が設計を開始できる環境を構築

設計サポートサービス

回路図入力、Spiceシミュレーション、マニュアルレイアウト設計、LPE抽出、フロアプラン、P&R、物理検証(DRC/LVS)、GDS2ハンドリングなど

Document作成サービス

学生向けに設計の手順書を作成

少量試作PKG組立サービス

当社保有のパッケージを試作に利用できます。
保有パッケージ:DIP、SHDIP、SLIMDIP、SOP、TSSOP、QFN、QFP、モールド中空PKG

対応実績

対応年度 プロセス サポート内容 チップサイズ
2010 R社40nm 物理検証(LVS検証)サポート 5mm × 5mm
2010 R社40nm I/Oバッファ設計(回路設計、レイアウト設計)
2010 R社40nm 設計手順書作成(フロアプラン、P&R、物理検証、GDS2ハンドリング)
2010 R社40nm 自動レイアウト設計(フロアプラン、P&R)、物理検証(DRC/LVS) 5mm × 5mm
2010 R社40nm 自動レイアウト設計(フロアプラン、P&R)、物理検証(DRC/LVS) 5mm × 5mm
2011 R社40nm 設計手順書作成(電源スクリプト)
2011 R社40nm 自動レイアウト設計(フロアプラン、P&R)、物理検証(DRC/LVS) 5mm × 2.5mm
2012 R社40nm 設計サポート(不良解析)
2012 R社40nm 自動レイアウト設計(フロアプラン、P&R)、物理検証(DRC/LVS) 5mm × 2.5mm
2012 TSMC 0.18um 高利得アンプ 設計(回路設計、レイアウト設計) 3mm × 3mm
2012 SMIC 0.18um 超音波センサー制御IC(回路設計、レイアウト設計) マクロ設計
2013 SMIC 0.18um 超音波センサー制御IC(回路設計、レイアウト設計) 2.8mm × 2.8mm
2013 TSMC 65nm 高周波アナログchip レイアウト設計 3mm × 3mm
2014 TSMC 0.13um 触覚センサー制御IC(回路設計、レイアウト設計) ES2.0 2.6mm × 2.6mm
2015 TSMC 0.13um 触覚センサー制御IC(回路設計、レイアウト設計) ES2.0 2.6mm × 2.6mm
2016 PTS 0.6um 医療向けセンサー制御IC(レイアウト設計) ES1.0 1.8mm × 1.8mm
2016 R社65nm 高周波アナログchip レイアウト設計 2mm × 4mm
2017 MIFS 55nm chipレイアウト設計サポート 5mm × 5mm
2017 PTS 0.6um 医療向けセンサー制御IC(レイアウト設計) ES2.0 1.8mm × 1.8mm